前書き#
簡単に言うと、LIB/LEF/DEF は特定の情報を含む、EDA ツール用のファイル形式です。
この記事では以下について議論します：
- これらのファイルの役割は何ですか？
- なぜこれらのファイルが必要なのですか？
議論しないこと：
- ファイルの詳細、各フィールドの意味
LIB#
タイミングライブラリ形式
標準セルの タイミング と 電力 情報を記述する .lib ファイルです。
例：遅延時間（入力から出力までの時間）、遷移時間（信号が変化する過程（例：0 → 1）でかかる時間）、セットアップ時間の要件（信号が到着する前に安定している必要がある時間、信号が正しく受信されることを保証するため）、ホールド時間の要件（信号が入った後に安定している必要がある時間、次の層に正しく伝達されることを保証するため）。
LEF#
wiki: ライブラリ交換形式
集積回路設計において、ライブラリ交換形式（LEF）は、集積回路の物理レイアウトを ASCII 形式で表現するための規格です。設計ルールと標準セルの抽象情報を含みます。
LEF は、関連する CAD ツールの目的を満たすために必要な基本情報のみを含みます。抽象的なビューのみを提供するため、メモリのオーバーヘッドが少なく、貴重なリソースを節約するのに役立ちます。LEF は、デザイン交換形式（DEF）と組み合わせて使用され、設計プロセス中に集積回路の完全な物理レイアウトを表現します。
LEF の一般的な理解：
LEF はセルの物理的属性を記述し、サイズ、ポート位置、各層の定義、通孔の定義などを含みます。これはこのセルの外枠であり、他のセルと相互接続できる情報を持っていますが、内部の内容は無視します。LEF に含まれる情報は次のように理解できます：A ビルは 200 坪の土地に 10 階建てで、一階に 5 つの出入口があり、五階には天橋のスペースがあり、最上階には空中庭園があります。B ビルは 200 坪の土地に 15 階建てで、一階に 8 つの出入口があり、同様に五階には天橋のスペースがあり、最上階には空中庭園があります。二つの地下駐車場は完全に接続されています。
Wikipedia の説明によれば、LEF は設計ルールを含む Tech LEF と標準セルの抽象情報を含む Cell LEF に分類されます。
Tech LEF#
Tech LEF はプロセステクノロジールールを記述するファイルで、製造プロセスに関連する物理設計の制約とパラメータを提供します。
- 役割：チップ設計で使用可能な層、ルール、配線リソースを定義します。
- 内容：
- 層情報：金属層、通孔層、マスク層などを定義します（幅、高さ、間隔など）。
- 設計ルール：設計者の配線、間隔、密度などの要求を制約します。
- プロセス属性：抵抗、容量などの層属性パラメータ。
- 応用：P&R ツールに設計ルールチェック（DRC）、配線計画、寄生パラメータ抽出を提供します。
Cell LEF#
Cell LEF は標準セルの抽象的な物理レイアウト情報を記述するファイルで、P&R ツールのレイアウトと配線を指導します。
- 役割：各セルのサイズ、ピン位置およびその金属層マッピングを定義します。
- 内容：
- セル境界：セルの幅、高さ。
- ピン位置：ピンの座標と金属層。
- 障害層（Obstruction）：配線領域を制限します。
- 電力ピン：VDD や GND の位置。
- 応用：P&R ツールにセル配置、配線接続を指導します。
DEF#
wiki: デザイン交換形式
デザイン交換形式（DEF）は、集積回路の物理レイアウトを ASCII 形式で表現するためのオープンな規格です。ネットリストと回路レイアウトを表します。DEF はライブラリ交換形式（LEF）と組み合わせて使用され、設計プロセス中に集積回路の完全な物理レイアウトを表現します。
主な役割#
- 物理設計情報の交換：EDA ツール間で設計レイアウト、配線および関連データを伝達します。
- 設計状態の記録：レイアウト計画から配線完了まで、各段階の物理設計情報を記録します。したがって、各段階の DEF 情報は異なり、初期レイアウトを表すことも、完全な配線を表すこともできます。
DEF と LEF の関係#
- LEF はプロセスルールと標準セルを記述します（論理レベル）。
- DEF は特定の設計の物理実装を記述します（インスタンス化レベル）。
なぜ必要なのか？#
なぜ LIB ファイルが必要なのか：標準セルのタイミングと電力情報を提供し、STA、Power 分析などのツールの正常な動作をサポートします。
LEF/DEF がなければ：
1. プロセスルール制約の欠如（LEF なし）
- ツールは配線層の定義、設計ルール（間隔、幅など）を取得できません。
- プロセス要件に合わない設計が生じ、製造できないか、高い失敗率を引き起こす可能性があります。
2. 標準セル情報の欠如（LEF なし）
- ツールはセルのサイズとピン位置を認識できず、セル配置と配線を完了できません。
- レイアウト段階が停滞します。
3. 物理実装情報を記録できない（DEF なし）
- 設計段階の物理情報がツール間で伝達できず、ツール間の協力が妨げられます。
- レイアウト配線後の結果を保存または再利用できず、設計検証と反復が困難になります。