展平式物理設計#
展平式物理設計：基於 standard cell 從下到上進行物理設計, 包括設計晶體管、仿真、建立版圖，再對邏輯門單元仿真建模。
優點：#
- 全面查看信息：展平式設計允許設計者看到晶片中所有單元（cell）的信息，這有助於進行全局的時序分析和優化。
- 時序收斂容易：由於可以觀察到整個晶片的佈局，時序收斂相對容易處理，出現的時序違規（violation）也相對更容易解決。
- 直觀性：對於小型設計，展平式設計因為計算量較小，可以直觀地處理和優化設計。
缺點：#
- 計算量大：對於大型設計，展平式設計需要處理大量的計算，這可能導致計算資源的大量消耗。
- 人員分配困難：在大型項目中，展平式設計難以進行人員的有效分配和資源的充分利用，這可能導致設計周期延長。
- 設計周期長：由於計算量大和人員分配問題，展平式設計可能會導致整個晶片設計周期偏長，影響晶片的上市時間。
- 資源利用不充分：在大型設計中，展平式設計很難充分利用所有可用資源，這可能會導致效率低下。
總的來說，展平式物理設計在處理小型或者對時序要求非常高的設計時有其優勢，但在面對大型複雜的集成電路設計時，其缺點也變得明顯，尤其是在計算資源消耗和設計周期方面。
層次化物理設計#
層次化物理設計將龐大的設計在物理設計時分割成數個分割塊，對每個分割塊進行獨立的佈局布線，並在頂層完成組裝設計。這種方法重點處理時序複雜的模塊，縮短設計收斂周期，使時序問題局部化。
硅虛擬原型設計#
這種方法在佈圖階段考慮將整個設計進行分割，並在布線時使用快速近似的試驗布線法。在進行 RC 提取時，可以使用集總電容模型，以快速設計收斂評估，與最終結果的差距大約在 5%-10%
總結#
展平式物理設計：自下向上，直觀準確，但周期長。適合小規模設計，能實現全局優化，但資源需求高。
層次化物理設計：自上向下，block 划分，使時序問題局部化。適合大規模設計，通過模塊化降低複雜度，但跨模塊優化受限。
硅虛擬原型設計：快速，布線時使用實驗布線法。用於早期設計階段，通過高效建模評估物理實現效果，支持複雜晶片的快速決策。